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dc.contributor.advisorDrouin, Dominiquefr
dc.contributor.authorJouvet, Nicolasfr
dc.date.accessioned2015-02-23T18:18:40Z
dc.date.available2015-02-23T18:18:40Z
dc.date.created2012fr
dc.date.issued2012fr
dc.identifier.urihttp://hdl.handle.net/11143/6131
dc.description.abstractCette étude porte sur l'intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d'économies d'énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d'intégration. Cette thèse se propose d'employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l'oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. Les avantages de ce procédé sont triples : capacité de créer des dispositifs SETs à large marge d'opération, répétabilité élevée, et compatibilité potentielle avec une fabrication en BEOL. Ce dernier point est particulièrement important. En effet, il ouvre la voie à la fabrication de nombreuses couches de SETs empilées les unes sur les autres et formant ainsi des circuits 3D, réalisées au-dessus d'une couche de CMOS. Ceci permettrait d'apporter une forte valeur ajoutée aux plaques de CMOS existantes. On présentera les réalisations obtenues par une adaptation du procédé nanodamascène à une fabrication en BEOL, en mettant en avant les limites rencontrées, et les perspectives d'améliorations. Des caractérisations électriques des dispositifs seront aussi présentées. Elles démontrent la fonctionnalité des dispositifs créés, et valident le transfert avec succès de la méthode nanodamascène à une fabrication en BEOL. Elles ont aussi permis d'identifier la présence d'un nombre élevé de pièges au coeur des dispositifs fabriqués. L'étude du potentiel des SETs fabriqués pour la réalisation de circuits hybride SET-CMOS a été faite au travers de simulations. D a ainsi été possible d'identifier les pistes à privilégier pour les réalisations futures de circuits hybrides.fr
dc.language.isofrfr
dc.publisherUniversité de Sherbrookefr
dc.rights© Nicolas Jouvetfr
dc.subjectCaractérisation électriquefr
dc.subjectNanodamascènefr
dc.subjectMicrofabricationfr
dc.subjectNanotechnologiefr
dc.subjectTransistor à un électron (SET)fr
dc.subjectMOSFETfr
dc.titleIntégration hybride de transistors à un électron sur un noeud technologique CMOSfr
dc.typeThèsefr
tme.degree.disciplineGénie électriquefr
tme.degree.grantorFaculté de géniefr
tme.degree.levelDoctoratfr
tme.degree.namePh.D.fr


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