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dc.contributor.advisorDrouin, Dominiquefr
dc.contributor.advisorBeauvais, Jacquesfr
dc.contributor.authorMorissette, Jean-Françoisfr
dc.date.accessioned2014-05-14T19:56:42Z
dc.date.available2014-05-14T19:56:42Z
dc.date.created2010fr
dc.date.issued2010fr
dc.identifier.urihttp://savoirs.usherbrooke.ca/handle/11143/1573
dc.description.abstractCe mémoire est le résultat d'un projet de fabrication de transistors monoélectroniques (SET). Ces dispositifs, fabriqués pour la première fois à la fin des années quatre-vingt, permettent d'observer le passage d'un nombre discret d'électrons entre deux électrodes. À température ambiante, le fonctionnement des transistors n'est pas garanti, et nécessite généralement des composantes de taille nanométriques. Autrefois vus comme de potentiels remplaçants aux transistors MOSFET dans les circuits intégrés, les SET ont vu le consensus général quant à leur application migrer vers les applications-niche, et vers une intégration hybride SET-CMOS. On présente ici une méthode de fabrication basée sur un procédé damascène développé par Dubuc et al .[10][l1]. Les résultats obtenus antérieurement ont démontré que des transistors ainsi fabriqués atteignent des températures maximales d'opération de 433K. Par contre, la fabrication fait appel exclusivement à la lithographie par faisceau d'électrons. Si cette technique permet de définir des motifs de très petite taille, elle est néanmoins relativement lente pour l'écriture de motifs de plus grande taille tels que des pistes de contact électrique. Les motifs sont lithographies directement dans le SiO[indice inférieur 2], qui est une électrorésine à très haute résolution, mais qui demande des doses d'expositions très élevées, ralentissant davantage le procédé. De plus, les transistors utilisent l'arrière de l'échantillon en lieu de grille de contrôle, ce qui fait qu'il est impossible de contrôler individuellement les transistors. Le projet de recherche propose une plateforme pour la fabrication de SET damascène par lithographie hybride. Le but est de prendre avantage à la fois de la rapidité et de la production en lot de la photolithographie, et de la capacité d'écriture de composantes de taille submicronique de l'électrolithographie. On propose également l'ajout d'une grille individuelle auto-alignée et la migration vers la gravure plasma du diélectrique SiO[indice inférieur 2] avec un masque d'électrorésine en PMMA. Ces changements demandent la conception d'un photomasque comprenant les parties des dispositifs qui sont d'assez grande taille pour être fabriquées en photolithographie. Le design de deux dispositifs-test est également proposé. Ces dispositifs servent à caractériser les couches métalliques employées, les caractéristiques électriques des transistors et les paramètres de fabrication. La réalisation de la plateforme a permis l'accélération du rythme de production des dispositifs, tout en établissant un point de départ pour des évolutions futures. Le procédé de fabrication incluant une grille de surface auto-alignée a également été montré avec succès. Des problèmes de polissage et de dépôt par soulèvement de couches métalliques ont empêché la réalisation de dispositifs complets et fonctionnels électriquement pendant la durée du projet.fr
dc.language.isofrefr
dc.publisherUniversité de Sherbrookefr
dc.rights© Jean-François Morissettefr
dc.subjectPolissage chimique-mécanique (CMP)fr
dc.subjectGrille auto-alignéefr
dc.subjectJonctions tunnelfr
dc.subjectLithographie hybridefr
dc.subjectÉlectrolithographiefr
dc.subjectDamascènefr
dc.subjectTransistor monoélectronique (SET)fr
dc.titleFabrication par lithographie hybride et procédé damascène de transistors monoélectroniques à grille auto-alignéefr
dc.typeMémoirefr
tme.degree.disciplineGénie électriquefr
tme.degree.grantorFaculté de géniefr
tme.degree.levelMaîtrisefr
tme.degree.nameM. Sc. A.fr


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