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Other titre : Circuit delay optimization by buffering the logic gates

dc.contributor.advisor[non identifié]fr
dc.contributor.authorRabbani, Amir Hosseinfr
dc.date.accessioned2014-05-14T19:51:52Z
dc.date.available2014-05-14T19:51:52Z
dc.date.created2007fr
dc.date.issued2007fr
dc.identifier.urihttp://savoirs.usherbrooke.ca/handle/11143/1408
dc.description.abstractAvec la miniaturisation actuelle, les circuits démontrent de plus en plus l'importance des délais d'interconnexion. Afin de réduire ce délai, l'insertion de tampons doit être effectuée durant la synthèse logique et la synthèse physique. Cette activité d'optimisation est souvent basée sur la programmation dynamique. Dans ce mémoire, la technique branch-and-bound est utilisé et le problème pour le cas spécifique d'arbres de tampons équilibrés est résolu, où toutes les charges ont un temps requis et une capacité identique. Une analyse mathématique est faite pour tenir compte d'une variété de questions de conception telles que la topologie, la bibliothèque de tampons et le changement de phase en présence d'inverseur. En combinant la programmation dynamique et les techniques branch-and-bound, une méthode hybride est présentée qui améliore le temps d'exécution tout en conservant une utilisation de mémoire raisonnable. Les concepts mathématiques et algorithmiques fondamentaux utilisés dans ce mémoire peuvent être employés pour généraliser la méthode proposée pour un ensemble de charges avec des capacités et des temps requis différents.fr
dc.language.isoengfr
dc.publisherUniversité de Sherbrookefr
dc.rights© Amir Hossein Rabbanifr
dc.titleOptimisation temporelle de circuits logiques par l'utilisation de tamponsfr
dc.title.alternativeCircuit delay optimization by buffering the logic gatesfr
dc.typeMémoirefr
tme.degree.disciplineGénie électriquefr
tme.degree.grantorFaculté de géniefr
tme.degree.levelMaîtrisefr
tme.degree.nameM. Sc. A.fr


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